硅的替代者，新型半導(dǎo)體取得突破

為了實(shí)現(xiàn)電影中經(jīng)常看到的人工智能系統(tǒng)和自動(dòng)駕駛系統(tǒng)，在日常生活中，作為計(jì)算機(jī)大腦的處理器必須能夠處理更多的數(shù)據(jù)。然而，作為計(jì)算機(jī)處理器的重要組成部分的基于硅的邏輯器件具有隨著小型化和集成化的進(jìn)步處理成本和功耗增加的局限性。

為了克服這些限制，正在對(duì)基于原子層級(jí)非常薄的二維半導(dǎo)體的電子和邏輯器件進(jìn)行研究。然而，與傳統(tǒng)的硅基半導(dǎo)體器件相比，通過(guò)摻雜在二維半導(dǎo)體中控制電學(xué)特性更加困難。因此，用二維半導(dǎo)體實(shí)現(xiàn)各種邏輯器件在技術(shù)上是困難的。

但是最近似乎有很多團(tuán)隊(duì)在2D半導(dǎo)體上取得了新突破。

韓國(guó)團(tuán)隊(duì)的2D半導(dǎo)體新突破

韓國(guó)科學(xué)技術(shù)研究院（KIST；院長(zhǎng)：Seok-jin Yoon）宣布，由光電材料與器件中心的 Do Kyung Hwang 博士和物理系的 Kimoon Lee 教授領(lǐng)導(dǎo)的聯(lián)合研究小組在國(guó)立群山大學(xué)（校長(zhǎng)：Jang-ho Lee）通過(guò)開(kāi)發(fā)新型超薄電極材料（Cl-SnSe2），成功實(shí)現(xiàn)了基于二維半導(dǎo)體的電子和邏輯器件，其電氣性能可以自由控制。

聯(lián)合研究小組能夠使用二維電極材料 Cl 摻雜的二硒化錫 (Cl-SnSe2) 選擇性地控制半導(dǎo)體電子器件的電氣特性。很難用傳統(tǒng)的二維半導(dǎo)體器件實(shí)現(xiàn)互補(bǔ)邏輯電路，因?yàn)橛蒄ermi-level pinning現(xiàn)象，它們僅表現(xiàn)出 N 型或 P 型器件的特性。

相比之下，如果使用聯(lián)合研究團(tuán)隊(duì)開(kāi)發(fā)的電極材料，則可以通過(guò)最大限度地減少與半導(dǎo)體界面的缺陷來(lái)自由控制 N 型和 P 型器件的特性。換言之，單個(gè)器件同時(shí)執(zhí)行 N 型和 P 型器件的功能。因此，無(wú)需分別制造N型和P型器件。通過(guò)使用該器件，聯(lián)合研究團(tuán)隊(duì)成功實(shí)現(xiàn)了一種高性能、低功耗、互補(bǔ)的邏輯電路，可以執(zhí)行 NOR 和 NAND 等不同的邏輯運(yùn)算。

黃博士說(shuō)：“這一發(fā)展將有助于加速人工智能系統(tǒng)等下一代系統(tǒng)技術(shù)的商業(yè)化，這些技術(shù)由于傳統(tǒng)硅的小型化和高集成度所帶來(lái)的技術(shù)限制而難以在實(shí)際應(yīng)用中使用。半導(dǎo)體器件?！?他還預(yù)計(jì)“開(kāi)發(fā)的二維電極材料非常??；因此，它們表現(xiàn)出高透光率和柔韌性。因此，它們可用于下一代柔性透明半導(dǎo)體器件。”

國(guó)內(nèi)大學(xué)參與的2D半導(dǎo)體項(xiàng)目進(jìn)展

日前，一支由南洋理工大學(xué)、北京大學(xué)、清華大學(xué)和北京量子信息科學(xué)研究院的研究人員最近展示了利用范德華力成功地將單晶滴定鍶（strontium titrate：一種高 κ 鈣鈦礦氧化物（perovskite oxide））與二維半導(dǎo)體集成。他們的論文發(fā)表在Nature Electronics上，可以為開(kāi)發(fā)新型晶體管和電子元件開(kāi)辟新的可能性。

“我們的工作主要受到2016 年發(fā)表在Nature Materials上的一篇論文的啟發(fā)，”進(jìn)行這項(xiàng)研究的兩名研究人員 Wang Xiao Renshaw 和 Allen Jian Yang 告訴 TechXplore?！氨疚慕榻B了一種獨(dú)立的單晶鈣鈦礦薄膜的智能方法，這種薄膜通常被視為易碎的陶瓷，但具有豐富的功能。這種方法提供了將這些材料轉(zhuǎn)移到任意基板上并將它們與各種材料集成的機(jī)會(huì)。”

作為最有前途的鈣鈦礦氧化物（perovskite oxides）之一，SrTiO 3表現(xiàn)出極高的介電常數(shù)。然而，已發(fā)現(xiàn)將鈣鈦礦氧化物與具有不同原子結(jié)構(gòu)的材料結(jié)合起來(lái)幾乎是不可能的。

“傳統(tǒng)上，單晶鈣鈦礦氧化物和二維層狀半導(dǎo)體之間的晶格失配阻礙了高質(zhì)量氧化物覆蓋層的外延生長(zhǎng)，”Renshaw 和 Yang 解釋說(shuō)。“此外，涉及高溫和氧氣氣氛的單晶鈣鈦礦氧化物的生長(zhǎng)條件不利于二維層狀半導(dǎo)體。然而，在我們的范德華集成過(guò)程中，鈣鈦礦氧化物是在晶格匹配的氧化物上生長(zhǎng)的襯底，然后在室溫下轉(zhuǎn)移到二維層狀半導(dǎo)體上?！?/p>

Renshaw Wang、Yang 和他們的同事之前進(jìn)行了幾項(xiàng)研究，重點(diǎn)關(guān)注生長(zhǎng)氧化物和 2D 電子器件的技術(shù)?；谒麄?cè)谥肮ぷ髦腥〉玫某晒?，他們開(kāi)始嘗試將高 κ 鈣鈦礦氧化物和 2D 層狀半導(dǎo)體結(jié)合起來(lái)，以制造高性能晶體管。

為了實(shí)現(xiàn)這一目標(biāo)，研究人員在水溶性犧牲層上生長(zhǎng)了高 κ 鈣鈦礦氧化物。隨后，他們從該層中取出鈣鈦礦氧化物，并使用彈性體載體（即聚二甲基硅氧烷或 PDMS）將其轉(zhuǎn)移到兩種類型的二維半導(dǎo)體上。他們特別使用了二硫化鉬和二硒化鎢，這兩種不同的二維半導(dǎo)體使他們能夠分別制造 n 型和 p 型晶體管。

Renshaw Wang 和 Yang 在一系列測(cè)試中評(píng)估了他們制造的晶體管，發(fā)現(xiàn)它們?nèi)〉昧孙@著的成果。具體而言，二硫化鉬晶體管在1 V 的電源電壓和 66 mV dec-1 的最小亞閾值擺幅下表現(xiàn)出 10 8的開(kāi)/關(guān)電流比。

“我們成功地繞過(guò)了高 κ 鈣鈦礦氧化物和二維半導(dǎo)體集成的限制，我們的方法可以實(shí)現(xiàn)幾乎無(wú)限的材料組合，”Renshaw Wang 和 Yang 說(shuō)。“此外，我們發(fā)現(xiàn)轉(zhuǎn)移的高 k鈣鈦礦氧化物和 MoS 2之間的界面質(zhì)量很高，因?yàn)樗刮覀兡軌蛑圃炀哂型蝗粊嗛撝敌甭实膱?chǎng)效應(yīng)晶體管?！?/p>

作為他們最近研究的一部分，研究人員表明，他們創(chuàng)造的晶體管可用于制造高性能和低功耗互補(bǔ)金屬氧化物半導(dǎo)體逆變器電路。未來(lái)，他們的設(shè)備可以大規(guī)模制造，用于開(kāi)發(fā)低功耗的邏輯電路和微芯片。

“在我們接下來(lái)的研究中，我們將嘗試進(jìn)一步提高高 k鈣鈦礦氧化物的質(zhì)量，以降低晶體管和邏輯門的電源電壓，”Renshaw 和 Yang 補(bǔ)充道?！巴瑫r(shí)，我們將監(jiān)測(cè)柵極泄漏電流，并在必要時(shí)采用緩沖層或雙高 k 氧化物來(lái)阻止柵極泄漏?！?/p>

替代硅，2D半導(dǎo)體越來(lái)越近

在尋求保持摩爾定律繼續(xù)生效的過(guò)程中，您可能會(huì)想要進(jìn)一步縮小晶體管，直到最小的部分只有一個(gè)原子厚。但不幸的是，這不適用于硅，因?yàn)樗陌雽?dǎo)體特性需要第三維。但是有一類材料可以充當(dāng)半導(dǎo)體，即使它們是二維的。一些最大的芯片公司和研究機(jī)構(gòu)的新結(jié)果表明，一旦達(dá)到硅的極限，這些 2D 半導(dǎo)體可能是一條很好的前進(jìn)道路。 

本周在舊金山舉行的 IEEE 國(guó)際電子設(shè)備會(huì)議上，英特爾、斯坦福和臺(tái)積電的研究人員針對(duì)制造 2D 晶體管最棘手的障礙之一提出了單獨(dú)的解決方案：半導(dǎo)體相遇處的電阻尖峰金屬觸點(diǎn)（sharp spikes of resistance at the places where the semiconductor meets metal contacts）。與此同時(shí)，imec 的工程師展示了他們?nèi)绾螢檫@些新型材料的商業(yè)級(jí)制造掃清道路，并展示了未來(lái)二維晶體管可能有多小。北京和武漢的研究人員也構(gòu)建了最先進(jìn)類型的硅器件的二維等效物。

“硅已經(jīng)達(dá)到極限，”斯坦福大學(xué)電氣工程教授Krishna Saraswat說(shuō) ?！叭藗兟暦Q摩爾定律已經(jīng)結(jié)束，但在我看來(lái)情況并非如此。摩爾定律可以通過(guò)進(jìn)入第三維來(lái)繼續(xù)。” 為此，你需要二維半導(dǎo)體或類似的東西，Saraswat說(shuō)，他與斯坦福大學(xué)教授Eric Pop和臺(tái)積電的H.-S.?Philip Wong在 3D 芯片上做研究。由于它們有可能縮小到小尺寸和相對(duì)較低的處理溫度，二維半導(dǎo)體可以構(gòu)建在多層中。

二維半導(dǎo)體屬于一類稱為過(guò)渡金屬二硫?qū)倩锏牟牧?。其中，研究得最好的是二硫化鉬（molybdenum disulfide）。另一個(gè)這樣的2D材料是二硫化鎢（ tungsten disulfide），它擁有比MoS2更快的速度。但在英特爾的實(shí)驗(yàn)中，MoS 2的設(shè)備是更優(yōu)越的。

或許二維半導(dǎo)體面臨的最大障礙是與它們建立低電阻連接。這個(gè)問(wèn)題被稱為“Fermi-level pinning”，這意味著金屬觸點(diǎn)和半導(dǎo)體的電子能量之間的不匹配會(huì)對(duì)電流產(chǎn)生高阻勢(shì)壘。這種肖特基勢(shì)壘的產(chǎn)生的原因是因?yàn)榻缑娓浇碾娮恿魅氲湍芰坎牧?，留下一個(gè)電荷耗盡的區(qū)域來(lái)抵抗電流?，F(xiàn)在的目標(biāo)是使該區(qū)域變得微不足道，讓電子可以毫不費(fèi)力地穿過(guò)它。

Saraswat 的學(xué)生Aravindh Kumar在 IEDM 上提出了一個(gè)解決方案。在之前的研究中，金是與 MoS2 形成晶體管的首選觸點(diǎn)。但是沉積金和其他高熔點(diǎn)金屬會(huì)損壞二硫化鉬，使屏障問(wèn)題變得更糟。因此，Kumar 試驗(yàn)了熔點(diǎn)在數(shù)百攝氏度以下的銦和錫。

沉積黃金會(huì)破壞二維半導(dǎo)體。但銦和錫不會(huì)造成損害。

但這些值太低，以至于這些金屬會(huì)在芯片加工和封裝過(guò)程的后期熔化，這會(huì)使芯片暴露在 300-500 攝氏度的溫度下。更糟糕的是，金屬在加工過(guò)程中會(huì)氧化。在試圖解決后一個(gè)問(wèn)題的同時(shí)，Kumar 修復(fù)了前者。答案是將低熔點(diǎn)金屬與金合金化。銦或錫首先沉積在 MoS 2 上，保護(hù)半導(dǎo)體，然后用金覆蓋以遠(yuǎn)離氧氣。該過(guò)程產(chǎn)生了具有 270 歐姆-微米電阻的錫金合金和具有 190 歐姆-微米電阻的銦金合金。并且這兩種合金都應(yīng)該在至少 450 攝氏度下保持穩(wěn)定。

臺(tái)積電和英特爾這兩個(gè)晶圓制造競(jìng)爭(zhēng)對(duì)手則分別找到了不同的解決方案——銻。臺(tái)積電企業(yè)研究部低維研究經(jīng)理 Han Wang 解釋說(shuō)，這個(gè)想法是通過(guò)使用半金屬作為觸點(diǎn)材料來(lái)降低半導(dǎo)體和觸點(diǎn)之間的能壘。半金屬（Semimetals：例如銻）就像它們位于金屬和半導(dǎo)體之間的邊界并且具有零帶隙的材料。由此產(chǎn)生的肖特基勢(shì)壘非常低，這就使得臺(tái)積電和英特爾設(shè)備的電阻都很低。

臺(tái)積電此前曾與另一種半金屬鉍合作。但它的熔點(diǎn)太低。曾與斯坦福大學(xué)的 Wong 合作過(guò)的 Wang 說(shuō)，銻更好的熱穩(wěn)定性意味著它將與現(xiàn)有的芯片制造工藝更兼容，從而產(chǎn)生更持久的設(shè)備，并在芯片制造工藝的后期提供更大的靈活性。臺(tái)積電首席科學(xué)家。

imec探索邏輯項(xiàng)目經(jīng)理Inge Asselberghs表示，除了制造更好的設(shè)備外，imec 的研究人員還對(duì)尋找在商用 300 毫米硅晶圓上集成 2D 半導(dǎo)體的途徑感興趣。使用 300 毫米晶圓，imec 探索 2D 設(shè)備最終可能會(huì)變得多小。研究人員使用二硫化鎢作為半導(dǎo)體，形成了雙柵極晶體管，其中 WS 2夾在控制電流流過(guò)的頂部和底部電極之間。通過(guò)使用圖案化技巧，他們?cè)O(shè)法將頂柵縮小到 5 納米以下。該特定設(shè)備的性能并不是特別好，但研究指出了改進(jìn)它的方法。

另外，在本周晚些時(shí)候公布的研究中，imec 將展示 300 毫米兼容工藝優(yōu)化步驟，以通過(guò)包括鋁酸釓?qiáng)A層（gadolinium aluminate interlaye）等來(lái)改善 MoS 2晶體管特性。

Imec制造了柵極長(zhǎng)度小于5納米的二硫化鎢晶體管。

雖然像imec這樣的雙門器件是二維研究的標(biāo)準(zhǔn)，但北京大學(xué)和武漢國(guó)家強(qiáng)磁場(chǎng)中心（Wuhan National High Magnetic Field Center）的工程師更進(jìn)一步。今天的硅邏輯晶體管（稱為 FinFET）具有一種結(jié)構(gòu)，其中電流流過(guò)硅的垂直鰭片，并由覆蓋在鰭片三側(cè)上的柵極控制。但是，為了繼續(xù)縮小設(shè)備的尺寸，同時(shí)仍然驅(qū)動(dòng)足夠的電流通過(guò)它們，領(lǐng)先的芯片制造商正在轉(zhuǎn)向納米片設(shè)備。在這些中，半導(dǎo)體帶堆疊起來(lái)；每個(gè)四面都被大門包圍。由Yanqing Wu領(lǐng)導(dǎo)的北京研究人員 使用兩層 MoS 2模擬了這種結(jié)構(gòu). 事實(shí)證明，該設(shè)備不僅僅是其各部分的總和：與其單層設(shè)備相比，2D 納米片的跨導(dǎo)要好于兩倍以上，這意味著對(duì)于給定的電壓，它驅(qū)動(dòng)的電流是兩倍多。

英特爾模擬了堆疊式二維設(shè)備的更極端版本。它的研究人員使用六層 MoS 2和只有 5 納米的柵極長(zhǎng)度，而不是北京設(shè)備的兩層和 100 納米。與具有相同垂直高度和 15 納米柵極長(zhǎng)度的模擬硅器件相比，二維器件封裝了兩個(gè)更多的納米片并且性能更好。盡管電子通過(guò) MoS 2 的速度比通過(guò)硅的速度要慢，并且接觸電阻要高得多，但所有這一切都是如此。

隨后，Wu和同事又朝著模仿硅器件制造商的近期計(jì)劃邁出了一步。根據(jù)定義，CMOS 芯片由成對(duì)的 N-MOS 和 P-MOS 器件組成。作為將更多設(shè)備塞入同一硅片區(qū)域的一種方式，芯片制造商希望將這兩種類型的設(shè)備堆疊在一起，而不是并排排列。英特爾在去年的 IEDM 上展示了這種稱為互補(bǔ) FET (CFET)的硅器件 。Wu 的團(tuán)隊(duì)通過(guò)用二硒化鎢替換堆疊器件中的 MoS 2層之一來(lái)嘗試相同的方法。然后，通過(guò)修改源極和漏極之間的連接，2D CFET 變成了一個(gè)反相器電路，其占位面積與單個(gè)晶體管基本相同。

在二維半導(dǎo)體在大規(guī)模制造中獲得一席之地之前，顯然還有很多工作要做，但隨著接觸電阻的進(jìn)展和新實(shí)驗(yàn)顯示的潛力，研究人員充滿希望。

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